Đề 9 – Bài tập, đề thi trắc nghiệm online Kiến trúc máy tính

Bộ nhớ cache hoạt động hiệu quả nhờ `nguyên tắc cục bộ`, tức là dữ liệu và lệnh được truy cập gần đây hoặc ở gần vị trí hiện tại có khả năng cao sẽ được truy cập lại trong tương lai gần. Cache lưu trữ các dữ liệu này để truy cập nhanh hơn.

Cache coherence là vấn đề phát sinh trong hệ thống đa xử lý khi mỗi bộ xử lý có cache riêng. Nếu nhiều cache cùng lưu trữ bản sao của một khối dữ liệu, cần đảm bảo khi một bộ xử lý thay đổi dữ liệu trong cache của mình, các cache khác cũng phải được cập nhật để duy trì tính nhất quán dữ liệu.

Chu kỳ lệnh cơ bản gồm 3 giai đoạn theo thứ tự: Tìm nạp (Fetch) lệnh từ bộ nhớ, Giải mã (Decode) lệnh để xác định thao tác cần thực hiện, và Thực thi (Execute) lệnh.

Ngắt là cơ chế cho phép các thiết bị phần cứng hoặc phần mềm báo hiệu cho CPU biết về một sự kiện (ví dụ: hoàn thành thao tác I/O, lỗi, yêu cầu từ người dùng) cần được xử lý ngay lập tức. CPU sẽ tạm dừng công việc hiện tại, chuyển sang xử lý ngắt, sau đó có thể quay lại công việc ban đầu.

Điểm khác biệt chính giữa RAM và ROM là tính khả biến. RAM (Random Access Memory) mất dữ liệu khi mất điện, trong khi ROM (Read-Only Memory) giữ dữ liệu ngay cả khi không có điện. Các đáp án khác có thể đúng trong một số trường hợp nhưng không phải là khác biệt cơ bản nhất.

FPU (Floating-Point Unit), hay còn gọi là bộ đồng xử lý dấu phẩy động, là một phần của CPU được thiết kế chuyên biệt để thực hiện các phép toán trên số dấu phẩy động (số thực). Điều này quan trọng cho các ứng dụng khoa học, kỹ thuật, đồ họa và game, nơi tính toán số thực chiếm phần lớn.

Tốc độ xung nhịp, đo bằng Hertz (Hz) hoặc các bội số của Hz (MHz, GHz), thể hiện số chu kỳ xung nhịp mà CPU thực hiện trong một giây. Tốc độ xung nhịp càng cao thường (nhưng không phải luôn luôn) tương ứng với hiệu năng xử lý nhanh hơn.

Bộ nhớ ảo sử dụng không gian đĩa cứng làm bộ nhớ mở rộng cho RAM. Nó cho phép hệ thống chạy các chương trình có kích thước lớn hơn RAM vật lý bằng cách chuyển đổi giữa RAM và đĩa cứng khi cần thiết, mặc dù việc này có thể làm chậm tốc độ truy cập.

Kích thước từ (ví dụ: 32-bit, 64-bit) xác định số bit dữ liệu mà CPU có thể xử lý cùng một lúc trong một chu kỳ. Kích thước từ lớn hơn thường cho phép xử lý dữ liệu lớn hơn và địa chỉ bộ nhớ rộng hơn.

Định luật Amdahl chỉ ra rằng hiệu năng tăng tốc khi song song hóa chương trình bị giới hạn bởi phần trăm tuần tự của chương trình đó. Dù tăng số lượng bộ xử lý lên bao nhiêu, phần tuần tự vẫn phải thực hiện tuần tự và sẽ trở thành nút thắt cổ chai.

Pipelining là kỹ thuật cho phép thực hiện đồng thời nhiều giai đoạn khác nhau của các lệnh khác nhau. Mục tiêu chính là tăng số lượng lệnh được thực hiện trong một đơn vị thời gian (thông lượng lệnh), từ đó tăng hiệu năng của CPU.

Định luật Moore, ban đầu được đưa ra bởi Gordon Moore, dự đoán rằng số lượng transistor trên một chip vi xử lý sẽ tăng gấp đôi sau mỗi khoảng 18-24 tháng (hoặc chi phí sản xuất transistor giảm đi một nửa trong khoảng thời gian đó). Định luật này đã đúng trong nhiều thập kỷ và thúc đẩy sự phát triển của ngành công nghiệp bán dẫn.

DMA cho phép các thiết bị ngoại vi (như ổ cứng, card mạng, card đồ họa) truyền dữ liệu trực tiếp đến hoặc từ bộ nhớ chính mà không cần CPU phải can thiệp vào quá trình truyền dữ liệu. Điều này giải phóng CPU để thực hiện các tác vụ khác, tăng hiệu năng hệ thống.

Khác với Von Neumann, kiến trúc Harvard có bộ nhớ lệnh và bộ nhớ dữ liệu riêng biệt, cho phép truy cập đồng thời cả lệnh và dữ liệu, khắc phục phần nào `nút thắt cổ chai Von Neumann` và thường được dùng trong các ứng dụng nhúng và xử lý tín hiệu số (DSP).

Trong CPU đa lõi, mỗi lõi thường có bộ nhớ cache L1 riêng để truy cập nhanh. Tuy nhiên, để tăng hiệu quả sử dụng bộ nhớ và giảm độ trễ, các lõi thường chia sẻ chung bộ nhớ cache mức cao hơn, như L2 hoặc L3. Thanh ghi và đôi khi cả cache L1 thường là riêng cho mỗi lõi.

Khối số học và logic (ALU) là thành phần trung tâm của CPU, thực hiện các phép toán số học (cộng, trừ, nhân, chia...) và logic (AND, OR, NOT, XOR...). Các thành phần khác có chức năng khác nhau.

Cache line (hay block) là đơn vị dữ liệu cơ bản được chuyển giữa bộ nhớ chính và cache. Khi CPU yêu cầu một dữ liệu không có trong cache (cache miss), một khối dữ liệu xung quanh địa chỉ yêu cầu (cache line) sẽ được tải từ bộ nhớ chính vào cache.

Trong `immediate addressing`, giá trị của toán hạng (operand) được cung cấp trực tiếp trong bản thân lệnh, không cần truy cập bộ nhớ để lấy toán hạng. Điều này giúp lệnh thực thi nhanh hơn.

Hệ thống bộ nhớ phân cấp được sắp xếp theo tốc độ và chi phí. Thanh ghi (registers) nhanh nhất và đắt nhất, sau đó đến Cache, bộ nhớ chính (RAM), và cuối cùng là bộ nhớ thứ cấp (ổ cứng, SSD) chậm nhất và rẻ nhất trên mỗi đơn vị dung lượng.

RISC tập trung vào một tập lệnh nhỏ, đơn giản, giúp thiết kế bộ xử lý đơn giản hơn, chu kỳ lệnh ngắn hơn, và hiệu quả năng lượng tốt hơn. CISC có tập lệnh phức tạp, hướng đến việc tối ưu hóa mã máy viết tay, nhưng có thiết kế phức tạp hơn.

Khối điều khiển là `bộ não` của CPU, chịu trách nhiệm điều khiển và đồng bộ hóa hoạt động của tất cả các thành phần khác như ALU, bộ nhớ, thanh ghi, đảm bảo các lệnh được thực hiện đúng trình tự.

Mục tiêu chính của xử lý song song là tăng hiệu năng tính toán bằng cách chia nhỏ công việc và thực hiện các phần khác nhau của công việc đó đồng thời trên nhiều bộ xử lý hoặc lõi xử lý.

Kiến trúc Von Neumann đặc trưng bởi việc sử dụng chung một không gian địa chỉ bộ nhớ để lưu trữ cả lệnh và dữ liệu. Điều này đơn giản hóa thiết kế nhưng có thể gây ra `nút thắt cổ chai Von Neumann` do giới hạn băng thông truy cập bộ nhớ.

Set-associative cache là phương pháp ánh xạ cache trung gian giữa `direct mapping` (ánh xạ trực tiếp) và `fully associative mapping` (ánh xạ kết hợp đầy đủ). Nó chia cache thành các `set`, mỗi set có thể chứa nhiều `line`. Một khối bộ nhớ chính có thể được ánh xạ vào bất kỳ line nào trong một set cụ thể, kết hợp ưu điểm của cả hai phương pháp.

Công nghệ Hyper-Threading (hay Simultaneous Multi-Threading - SMT) cho phép một lõi CPU vật lý có thể hiển thị với hệ điều hành như hai lõi logic. Điều này giúp cải thiện hiệu năng bằng cách tận dụng tốt hơn các tài nguyên của lõi CPU khi thực hiện đa nhiệm hoặc các ứng dụng đa luồng.

`Cache hit` xảy ra khi dữ liệu CPU cần tìm kiếm đã có sẵn trong cache, giúp truy cập nhanh. `Cache miss` xảy ra khi dữ liệu không có trong cache, CPU phải truy cập bộ nhớ chính chậm hơn để lấy dữ liệu.

Hazards trong pipelining (ví dụ: data hazard, control hazard, structural hazard) là các tình huống gây cản trở luồng lệnh trong pipeline, dẫn đến việc phải dừng pipeline (pipeline stall) hoặc thực hiện lệnh không đúng thứ tự, làm giảm hiệu năng hoặc gây lỗi.

Kích thước RAM ảnh hưởng đến khả năng chạy các chương trình lớn và đa nhiệm, nhưng không trực tiếp ảnh hưởng đến tốc độ xử lý lệnh của CPU. Tốc độ xung nhịp, kiến trúc vi xử lý và bộ nhớ cache đều ảnh hưởng trực tiếp đến hiệu năng CPU.

Flynn`s Taxonomy phân loại kiến trúc song song thành 4 loại chính: SISD (đơn lệnh, đơn dữ liệu), SIMD (đơn lệnh, đa dữ liệu), MISD (đa lệnh, đơn dữ liệu - ít phổ biến), và MIMD (đa lệnh, đa dữ liệu).

Bus hệ thống là hệ thống đường dẫn truyền thông chính trong máy tính, kết nối CPU, bộ nhớ và các thiết bị ngoại vi. Nó thường bao gồm ba loại bus con: bus địa chỉ (chọn địa chỉ bộ nhớ), bus dữ liệu (truyền dữ liệu), và bus điều khiển (truyền tín hiệu điều khiển).